课程对象
那些希望参加* FPGA 设计培训以便在提高生产率的同时利用 Xilinx 工具来提高 FPGA 性能和利用率的工程师
课程概要
简介
实验1：时序收敛简介
UCF 编辑
实验2：UCF 编辑
* I/O 时序
实验3：* I/O 时序
Tcl 脚本
实验4：Tcl 脚本
进行有效的布局规划
实验5：布局规划
设计保存技术
FPGA Editor：查看和编辑已布线设计
实验6：* FPGA Editor
FPGA性能设计培训
课程对象
对 FPGA 设计优化感兴趣、具备 HDL 中级知识和拥有 Xilinx ISE® 软件工具使用经验的 FPGA 设计者。
课程概要
1
回顾 FPGA 设计基础
利用 FPGA 资源进行设计
内核生成器（CORE Generator）软件系统
基本 FPGA 时钟资源
Virtex-6 和 Spartan-6 FPGA 时钟资源
实验1：利用 FPGA 资源进行设计
FPGA 设计技术
综合技术
实验2：综合技术
2
实现时序收敛
实验3：回顾全局时序约束
特定通路时序约束，第1部分
特定通路时序约束，第2部分
实验4：实现时序收敛
*实现选项
实验5：性能设计
实验6：FPGA Editor 演示（可选）
ChipScope Pro 软件（可选）
实验7：ChipScope Pro 软件（可选）
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